如何避免数字电路的亚稳态
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亚稳态是任何处理1和0或高和低双稳态的系统所固有的。
在数字电路中亚稳态的主要原因是设置和保持时间的违规。
利用倍频器的输出来实现多级同步器是一种行之有效的避免亚稳态的方法。
人字拖是数字电子学的基本部件
人字拖是数字电子学的基本部件;它们用于涉及锁存器、计数器、寄存器、内存、数据传输和数据存储的应用程序。它们有两种稳定状态——0或1。只要有时间违规，触发器就会进入准稳定或亚稳态。人字拖中的亚稳态条件不利于其输出，并且经常表现出振荡行为。
在触发器应用中，有几种避免亚稳态的解决方案。使用平台和应用程序避免亚稳态变化的适当方法。本文将讨论亚稳态及其预防方法。
什么是数字电路中的亚稳态?
在数字电路中，我们处理异步系统和同步系统。当将异步输入信号连接到同步系统时，或者当一个信号由两个异步时钟域共享时，系统遇到亚稳态的可能性很高。当输入信号违反时序要求时，最常见的亚稳态发生在触发器中。
在任何设计中，人字拖都有指定的设置时间和保持时间。在输入信号必须稳定的时钟活动之前的最小时间称为设置时间。时钟活动后的最小时间，在此期间输入信号必须保持稳定，称为保持时间。在设置和保持时间期间，输入信号不被法律允许在时钟事件前后改变其状态。当输入信号跃迁违反触发器的设置和保持时间或在设置或保持时间内改变状态时，输出进入未知或不可预知的状态，称为亚稳态。亚稳态是亚稳态的传播。
亚稳态是任何处理1和0或高和低双稳态的系统所固有的。在指定的时间内，输出将无法达到1或0的确认状态。亚稳态条件使得很难预测数字电路的输出电平和返回稳定状态所需的时间。持续时间取决于环境条件以及用于制造设备的工艺技术。
数字电路亚稳态的原因
在数字电路中亚稳态的主要原因是设置和保持时序违反。有几个条件数字电路这会导致时间违规，因此，亚稳态。异步信号与同步系统的接口在数字电路中很常见，是导致数字电路亚稳态的最常见条件。其他一些原因是:
在整个系统中用两个不同且不相关的时钟信号传送到数字子电路的信号。
当时钟信号的上升和下降时间大于可容忍值时，会增加时钟的倾斜或转摆。时钟信号的高转换速率增加了数字电路中进入稳定状态所需的时间。
两个工作在不同频率或相同频率的不同相位的域的界面。
在ceratin触发器中，组合延迟使得数据更改处于临界窗口状态，即设置窗口和保持窗口的总和。在数字电路中，窗口越大，亚稳态的几率就越高。
避免数字电路中的亚稳态
那么，如何避免亚稳态，为什么它如此重要?亚稳态的状态数字电路将错误传播到电路的其余部分。亚稳态给出的不是高、低、1或0，而是中间值，导致逻辑不正确。输出可能会出现故障、振荡或在亚稳态下失效，导致过度的传播延迟和系统故障。亚稳态的持续时间是无限的，这加强了电路中亚稳态的影响。避免亚稳态对消除亚稳态导致的逻辑误判至关重要。避免亚稳态的一些方法是:
在将异步输入信号应用于同步系统之前，将它们与系统时钟同步。
设计具有较长时钟周期的数字电路，特别是触发器、寄存器和fpga，以允许亚稳态的分辨率和下一个触发器路径上的信号延迟。
为从一个时钟域传输到另一个时钟域的信号添加多个同步触发器或同步器。给出了一个完整的时钟周期来解决第一次同步触发器的亚稳态问题。在数字电路中使用两级同步器来避免亚稳态被称为双触发器技术。但是，系统响应异步输入的延迟增加是这种方法的一个缺点。
利用倍频器的输出来实现多级同步器是一种行之有效的避免亚稳态的方法。与没有时钟提升的同步器相比，这种方法提高了对异步输入的响应时间。
当你考虑如何在数字电路中避免亚稳态时，把它与平均故障间隔时间(MTBF)。增加MTBF减少了系统亚稳态的机会。通过修改设计或采用正确的方法来改善数字电子电路中的MTBF是可能的。您可以使用Cadence的PCB设计和分析软件来设计无亚稳态的双稳态数字电路。
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